株式会社沖ネットワークエルエスアイは、この度SystemVerilog Catalyst Programに加入致しました。SystemVerilog Catalyst ProgramはSystemVerilogの普及を促進するプログラムで既に多くの会社が加入しております。
SystemVerilogは、次世代のVerilog-HDLとして標準化を加速する団体であるAccelleraにおいて仕様策定が行われ、現在はIEEEにてIEEE P1800として標準化作業が進められています。SystemVerilogは、Verilog-HDLの従来の改定とは異なり、既存の設計言語としての機能に加えて大幅な機能拡張が行われております。特に近年、重要性が高まっております機能検証をサポートするためにアサーションも含めた検証言語の機能を数多く追加しております。
沖ネットワークエルエスアイでは、機能検証ソリューションとして、お客様に機能検証に関わる各種のソリューションを提供してまいりました。機能検証をサポートするSystemVerilogにつきましても、機能検証ソリューションの一環として今後も各種のコンサルティング、教育等の面でサポートすべく、この度Catalyst Programに加入致しました。
SystemVerilogが提供する検証言語は、今後IEEEにより標準化が行われ、各EDAベンダのシミュレータにおいてサポートされる初めての検証言語となります。SystemVerilogを活用することで、これまで単独のベンダの検証言語を使用するうえでの将来性の問題が一掃され、将来に向かって安心して再利用可能な検証環境の構築を進めることが可能になります。
弊社では、これまで既存の検証言語やアサーション言語等で蓄積したノウハウを活用して、今後以下のソリューションを提供していく予定です。
|
