特長
- 畳み込み符号生成多項式 に準拠した標準誤り訂正方式
- g1(X)=1+X-1+X-2+X-3+X-6
- g0(X)=1+X-2+X-3+X-5+X-6 ((171,133)oct)
- パンクチャド符号対応
- Tailビット処理対応
- 軟判定ビタビ復号（Soft In, Hard Out）
- 入力ビット幅5、 2の補数形式
- 1ビットシリアル出力
提供形態
- 検証用Cモデル （事前のシステム検証に）
- Verilog RTLソースコード
- FPGAネットリスト
- ASICネットリスト（お客様ご提示のライブラリにて合成）
回路規模
| ロジック | 44KGate |
| メモリ | 256wｘ64b RAMｘ1 128wｘ64b RAMｘ1 |
ブロック図／端子表
Encoder
