特長
- 高スループット対応
復号処理中に次の符号を入力可能(Invalidサイクルなし) - 既約多項式: P(X)=X8+X4+X3+X2+1
- 生成多項式: G(X)=(X-α0)(X-α1)(X-α2)……(X-α14) (X-α15)
提供形態
- Verilog RTLソースコード
- FPGAネットリスト
- ASICネットリスト(お客様ご提示のライブラリにて合成)
回路規模
| ロジック | 30KGate |
| メモリ | 348w×8b RAM×2 |
ブロック図/端子表
Encoder



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| ロジック | 30KGate |
| メモリ | 348w×8b RAM×2 |



